SRAM的结构和工作原理
出处：网络整理 发布于：2024-02-20 16:15:42
SRAM电路通常由存储矩阵、地址译码器和读/写控制电路(也称输入/输出电路)三部分组成，如图7.3.1所示。
地址译码器一般都分成行地址译码器和列地址译码器两部分。行地址译码器将输入地址代码的若干位译成某一条字线的输出高、低电平信号，从存储矩阵中选中一行存储单元；列地址译码器将输入地址代码的其余几位译成某一根输出线上的高、低电平信号，从字线选中的一行存储单元中再选1位(或几位)，使这些被选中的单元经读/写控制电路与输入/输出端接通，以便对这些单元进行读、写操作。
读/写控制电路用于对电路的工作状态进行控制。当读/写控制信号 R/W'=1时，执行读操作，将存储单元里的数据送到输入/输出端上。当R/W′=0时,执行写操作，加到输入/输出端上的数据被写入存储单元中。图中的双向箭头表示一组可双向传输数据的，它所包含的导线数目等于并行输入/输出数据的位数。多数 RAM 是用一根读/写控制线控制读/写操作的，但也有少数的 RAM集成电路是用两个输入端分别进行读和写控制的。
在读/写控制电路上都设有片选输入端(csc当CS′=0时 RAM 为正常工作状态；当CS′=1时所有的输入/输出端均为高阻态，不能对RAM进行读/写操作。
图7.3.2是一个1024×4位 RAM的实例——2114的结构框图,其中4096个存储单元排列成64行×64列的矩阵。10位输入地址代码分成两组译码。AA6位地址码加到行地址译码器上，用它的输出信号从64 行存储单元中选出指定的一行。另外4位地址码加到列地址译码器上，利用它的输出信号再从已选中的一行里挑出要进行读/写的4个存储单元。
‖O‖O既是数据输入端又是数据输出端。读/写操作在R/W′和csc信号的控制下进行。当CS′=0,且R/W′=1时，读/写控制电路工作在读出状态。这时由地址译码器选中的4个存储单元中的数据被送到。‖O‖O。
当CS′=0,且R/W′=0时，执行写入操作。这时读/写控制电路工作在写入工作状态，加到∪OI/O端的输入数据便被写入指定的4个存储单元中去。
2114采用高速NMOS工艺制作，使用单一的+5V，全部输入、输出逻辑电平均与 TTL 电路兼容，完成读或写操作的时间为 100~200 ns。
若令CS′=1,则所有的‖O端均处于禁止态，将内部电路与外部连线隔离。因此，可以直接将‖OWO与系统相连，或将多片 2114 的输入/输出端并联运用。版权与免责声明
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